TSMC (Taiwan Semiconductor Manufacturing Company) non intende arrestare la sua folle corsa alla miniaturizzazione ed all’integrazione on-chip. Si propone anzi con una nuova idea di stratificazione dei die che consenta di implementare sistemi dalla potenza ragguardevole, ben lontana anche dalla logica futura dei 7 nanometri.
TSMC: tecnologia WoW per chip al limite dell’immaginabile
La nuova tecnologia di stacking 3D dei chip Wafer on Wafer (WoW) promette seriamente di prendere le distanze da un progetto ancora in corso per i 7 nanometri. Le intenzioni sono quelle di prevedere un numero di transistor più alto all’interno dei microchip, in modo tale da accrescere le performance mantenendo comunque dei costi accettabili.
TSMC pensa quindi a qualcosa di molto vicino alle memorie 3D NAND da applicare al contesto dei chip su scala globale. Annunciata in partnership con Cadence Design Systems, si basa sulle soluzioni esistenti Chip-on-Wafer-on-Substrate (CoWoS) e Integrated Fan-Out (InFO).
Partendo da questa base si conta di creare due wafer speculari uniti assieme con il wafer superiore capovolto in modo che l’ultimo strato coincida con il suo equivalente del wafer sottostante. Il tutto collegato tramite dei sistemi through-silicon via (TSV) il cui schema logico può essere riassunto nell’immagine che segue.
“Le tecnologie di packaging 3D di TSMC possono essere combinate usando WoW per unire i wafer e poi metterle su un interposer, creando un cubo a due die”, ha spiegato Cadence. “Infatti è possibile impilare verticalmente più di due wafer se tutti salvo quello più in fondo hanno TSV per far passare i segnali tra i layer”.
Si tratta di una tecnologia promettente e rischiosa, in luogo del fatto che il sistema a pila di wafer si rende particolarmente suscettibile a rotture e TSMC deve fare ancora molto per ingraziarsi il favore e l’interesse dei clienti.