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I transistor GAA sviluppati dall’Accademia Cinese delle Scienze aprono una strada che fino a poco tempo fa sembrava chiusa, cioè ottenere prestazioni paragonabili a un nodo a 3nm usando soltanto macchinari di litografia DUV, quelli di vecchia generazione che i controlli sulle esportazioni americani lasciano ancora nelle mani delle fonderie cinesi. Il risultato, almeno sulla carta, è notevole. Nella pratica c’è però un freno che arriva da un’altra parte della catena produttiva, il cosiddetto MEOL, e che ridimensiona il traguardo reale a qualcosa di più vicino a un 5nm equivalente.
Per capire di cosa si parla serve un passo indietro velocissimo. I transistor sono interruttori elettrici microscopici che accendono e spengono la corrente a ritmi vertiginosi, riproducendo gli 1 e gli 0 su cui si regge tutta l’informatica. Un chip moderno ne contiene miliardi. Le architetture FinFET, oggi molto diffuse, hanno una forma che ricorda una pinna verticale. I transistor GAA, invece, avvolgono completamente il canale elettrico, offrendo un controllo molto più preciso sul passaggio della corrente. La differenza somiglia a quella tra stringere un tubo dell’acqua con tutta la mano e pizzicarlo con due dita soltanto.
Transistor GAA cinesi: rapporti on off oltre 500.000 e litografia DUV spinta al limite
I nuovi transistor messi a punto dall’Accademia Cinese delle Scienze raggiungono rapporti on off superiori a 500.000. Tradotto, la corrente che scorre quando l’interruttore è acceso risulta 500.000 volte maggiore di quella che passa quando è spento, con dispersioni quasi azzerate e un controllo elettrico eccellente. Il dettaglio che fa rumore è un altro, però, e riguarda il modo in cui sono stati prodotti, ovvero con macchine DUV.
Normalmente la luce emessa da queste apparecchiature non basta per stampare circuiti a livello 3nm. Con il multi patterning, cioè ripetendo più volte i passaggi di incisione per arrivare progressivamente a geometrie più fini, e con la litografia DUV a immersione, che sfrutta acqua ultrapura per aumentare la risoluzione del laser, si riesce a scendere attorno ai 7nm. La rivendicazione cinese va oltre, indicando un percorso verso prestazioni equivalenti a un nodo 3nm.
Il collo di bottiglia si chiama MEOL, e SMIC lo conosce bene
Nella fabbricazione dei chip il FEOL è la fase che crea i transistor. Grazie all’ottimo controllo elettrico dei nuovi dispositivi, diventa possibile allentare il fin pitch, cioè distanziare un po’ di più i transistor mantenendo comunque prestazioni simili a quelle di un’architettura FinFET più compatta. Fin qui tutto bene.
Il problema nasce nella fase MEOL, quella dei collegamenti metallici che uniscono ogni transistor al resto del circuito, con trincee e fori da incidere con precisione estrema e poi riempire di metallo. Sopra c’è il BEOL, cioè gli strati di cablaggio metallico superiori, dove M0 è il livello più basso e anche il più difficile da realizzare, perché è il più fine e il più vicino ai transistor. Secondo l’analista noto come aog T, la trincea di contatto MEOL e l’M0 del BEOL restano due dei problemi più ostinati per SMIC, anche perché non traggono alcun beneficio dai miglioramenti del transistor in sé. Persino il poly pitch, cioè la distanza tra i gate, finisce per dipendere dalla complessità MEOL.
Detto questo, un margine esiste. Allentando il fin pitch, SMIC può ridurre l’altezza della cella logica passando da un M0 a 5 tracce a uno a 4 tracce, arrivando a celle del tipo G57H198 o G54H198, con una densità attorno ai 137,8 MTr/mm². Un valore grosso modo equivalente a quello del nodo 5nm di TSMC. Più densità, insomma, celle più basse, anche se gli strati di cablaggio iniziali e intermedi continuano a soffrire.
Sul fronte parallelo, Huawei ha appena anticipato i chip Ascend 960, che sfruttano il LogicFolding per anticipare il lancio dal terzo trimestre del 2027 al primo trimestre del 2027. Il LogicFolding impila i circuiti logici in verticale, aumentando la densità di calcolo anche quando i singoli circuiti non sono particolarmente fitti, accorcia i percorsi del segnale e usa interconnessioni verticali a passo fine, fino alla scala del micron, per far lavorare strati di silicio attivo separati come se fossero un blocco unico.
Fonte: TecnoAndroid
