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Tra le tecnologie di packaging avanzato che stanno ridisegnando la memoria per data center, SK Hynix ha messo sul tavolo anche EMIB di Intel, e lo ha fatto parlando apertamente di come intende portare le sue HBM verso strutture completamente 3D. Il quadro è emerso a Hot Chips 2026, dove Jaesik Lee, VP Package Engineering dell’azienda coreana, ha presentato l’intervento dedicato al packaging avanzato per la memoria a banda larga. Un titolo tecnico, sì, ma dentro c’è la fotografia di come si costruiscono oggi questi chip e di quanto stia diventando complicato continuare a impilarli.
Il punto di partenza è la struttura attuale. Una HBM è una pila 3D di più core die, in pratica circuiti integrati DRAM, collegati a un base die tramite TSV. L’altezza massima raggiunta oggi è di 16 fette, ovvero uno stack 16-Hi. Ci sono quattro fette per rank, quindi uno stack 16-Hi contiene quattro rank, con quattro canali per fetta e 16 banchi in totale. Memoria e GPU restano chip separati ma vengono montati sullo stesso interposer in silicio con packaging 2.5D, e ogni modulo porta 1024 IO con 16 canali che attraversano l’interposer per collegarsi allo XPU tramite un PHY.
Perché la HBM conviene e cosa cambia con HBM4
Il vantaggio è tutto in spazio, consumi e costi operativi. Una soluzione GDDR6 tipica arriva a 24 GB e 768 GB/s di banda, mentre una configurazione HBM3E con quattro stack dimezza lo spazio occupato e sale fino a 144 GB di capacità con 4 TB/s. Numeri che spiegano da soli perché il mercato dell’accelerazione IA non guardi altrove.
Sulla roadmap, il prodotto di punta è HBM4, con densità DRAM fino a 24 Gb, capacità fino a 36 GB, 2048 bit di IO, velocità IO fino a 8 Gbps e 2048 GB/s di banda. Rispetto a HBM3E crescono altezza e dimensioni del package, aumentano TSV e micro bump. Il risultato dichiarato è 2 TB/s di banda, consumi migliorati di oltre il 40%, resistenza termica migliore di oltre il 14%, capacità fino a 48 GB con la versione 12-Hi già in produzione e la 16-Hi in fase di qualifica. Il package misura 775 micron di altezza Z su 12,8×11 millimetri quadrati, con 16.148 micro bump di base e 20.000 TSV.
Due strade per il packaging, poi l’hybrid bonding
Al momento le tecnologie principali sono due. Da un lato TC più NCF, ovvero termocompressione con film non conduttivo, che regge meglio i problemi di warpage del die ma paga in resistività termica e produttività. Dall’altro MR più MUF, mass reflow con underfill stampato, che offre produttività più alta e bassa resistività termica ma soffre di più la deformazione del chip e ha limiti nel riempimento dei gap. Le quattro tecnologie chiave che SK Hynix integra nel proprio package restano formazione dei TSV, assottigliamento del wafer, formazione dei micro bump e stacking con underfill.
L’evoluzione, chiamata Advanced MR-MUF, è già impiegata sulla HBM3E 16-Hi con due novità, il controllo del warpage e l’interconnessione a passo fine con riempimento di gap stretti. Qui l’altezza totale sale a 775 micron mentre lo spessore del chip scende a 0,9 volte, l’altezza del gap si dimezza e il passo dei bump si riduce a 0,9 volte.
I nodi da sciogliere sono altri due. Il primo è il consumo, che cresce insieme alla domanda di banda. Il secondo è l’insieme di temperature e area occupata dai TSV, che continua ad aumentare anche se il passo si restringe. Con la banda che quasi raddoppia ogni due generazioni, il carico termico sui processi attuali si moltiplica per 2,2. Da qui l’interesse per l’hybrid bonding, la strada per superare gli stack 16-Hi grazie a un passo più stretto e a una conduttività più alta, con dati che indicano un core die più spesso del 24%.
