Vai al contenuto
Offerte

AMD Zen 6: IPC +27% e fino a 256 core per i nuovi EPYC Venice

In questo articolo Indice dei contenuti 3 sezioni

AMD ha svelato nel dettaglio l’architettura Zen 6, il cuore dei nuovi processori EPYC Venice destinati ai data center. I numeri sono importanti: l’IPC cresce del 27% rispetto a Zen 5, i core arrivano fino a 256 per chip e c’è il supporto alle memorie MRDIMM da 12,8 GT/s. La sesta generazione di EPYC, battezzata EPYC 9006, è disponibile da oggi. L’azienda l’ha pensata per quella che definisce l’era dell’intelligenza artificiale agentica.

Il percorso è stato lungo. La prima famiglia EPYC, nota come Naples, arrivò nel 2018 con il primo core Zen, e da allora la gamma si è evoluta generazione dopo generazione. Zen 6 e la variante più compatta Zen 6C raccolgono il testimone di Zen 5 e Zen 5C, debuttati con la serie EPYC 9005 Turin. Le due versioni condividono lo stesso set di istruzioni: la prima è il core classico, la seconda punta tutto sulla densità.

AMD: cosa cambia dentro il core Zen 6

Gli interventi sulla microarchitettura sono numerosi e vanno quasi tutti nella stessa direzione, cioè strutture più ampie per tenere sempre impegnate le unità di calcolo. Il dispatch passa a 8 istruzioni per ciclo. Ci sono 6 ALU, quattro operazioni di caricamento e due di scrittura per ciclo, più un percorso dati in virgola mobile a 512 bit. La cache delle micro operazioni sale a 6,75K voci e ne consegna fino a 18 per ciclo, con un incremento di banda del 50%. Il reorder buffer arriva a 640 voci e il register file fisico per gli interi a 352, mentre le code di load e store crescono rispettivamente a 80 e 128 elementi. Anche la predizione dei salti migliora, con uno stack degli indirizzi di ritorno da 64 voci e una latenza ridotta quando la previsione si rivela sbagliata.

Ogni core dispone di 32 KB di cache L1 per le istruzioni, 48 KB di L1 dati con latenza di 4 cicli e 1 MB di cache L2 privata. Per i carichi di intelligenza artificiale arrivano il supporto completo al formato FP16 nelle istruzioni AVX 512, quattro pipeline VNNI INT8 al posto di due e le nuove istruzioni Bit Matrix Multiply. Tra le novità c’è anche FRED, una nuova interfaccia tra utente e kernel per gestire interrupt, eccezioni e chiamate di sistema. Completano il quadro diversi miglioramenti di sicurezza legati a SEV SNP, tra cui una protezione SMT potenziata e alcune ottimizzazioni per la migrazione a caldo delle macchine virtuali.

Più core, più cache e frequenze in crescita

Il salto più evidente riguarda la versione pensata per il cloud. Un complesso Zen 6C ospita 32 core contro i 16 di Zen 5C, con 4 MB di cache L3 per core e 128 MB condivisi in totale. La frequenza massima sale da 3,7 a 4,1 GHz grazie al processo produttivo N2P, e il numero massimo di core passa da 192 a 256. La variante ad alta frequenza segue un’altra strada: porta i core per CCX da 8 a 12 e mantiene 4 MB di L3 per ciascuno, per un totale di 48 MB. Tocca inoltre i 5,3 GHz contro i 5,0 GHz della generazione precedente, con un massimo di 96 core per chip.

Tutto questo si traduce in un incremento di IPC di circa il 27% per Zen 6C rispetto a Zen 5, misurato sui carichi server e AI. Scomponendo il dato, il guadagno è del 20% negli scenari enterprise e cloud e sale al 31% nei carichi di intelligenza artificiale. Il confronto è stato fatto a frequenza fissa tra uno Zen 5 a 16 core distribuiti su due CCD e uno Zen 6C con 16 core su un singolo CCD.

La piattaforma SP7 e le memorie MRDIMM

Con EPYC Venice debutta il socket SP7, che accoglie due SoC distinti, ciascuno con otto CCD. La versione Zen 6C raggiunge 256 core e 1024 MB di L3, mentre quella Zen 6 si ferma a 96 core e 384 MB. A collegare il tutto ci sono la quinta generazione di Infinity Fabric e i ponti Elevated Fan Out per la comunicazione tra i chiplet, che riducono sia la latenza sia il consumo per bit trasferito.

I due grandi die di I/O sono realizzati con processo N3. Nelle configurazioni a due socket offrono fino a 128 linee PCIe Gen6, più 16 linee PCIe Gen4 aggiuntive. I sistemi a socket singolo dispongono invece di 96 linee Gen6 e 8 Gen4. Ogni die di I/O gestisce otto canali DDR5 compatibili con moduli MRDIMM fino a 12,8 GT/s, con un modulo per canale.

Fonte: TecnoAndroid

Condividi:
60 Condivisioni