CoPoS

Il futuro del packaging dei chip ha un nome che pochi conoscono ma che presto sentiremo nominare spesso, ed è il CoPoS. TSMC sta accelerando lo sviluppo di questa tecnologia per mandare in pensione il vecchio CoWoS, e al centro di tutto ci sono i substrati in vetro, capaci di abbattere i costi del 30% e di spingere l'utilizzo dei wafer oltre il 90%. Una svolta che riguarda da vicino l'intera filiera dei chip per l'intelligenza artificiale. La domanda di potenza di calcolo continua a crescere senza sosta, e le tecnologie di packaging tradizionali iniziano a mostrare la corda. Sia TSMC che Intel stanno lavorando con decisione in questa direzione, e i substrati in vetro promettono di diventare una parte fondamentale della loro strategia nei prossimi anni. Da quanto emerge, l'azienda taiwanese ha deciso di pigiare sull'acceleratore, anticipando i tempi sia per lo sviluppo che per la produzione di massa. Perché il CoPoS batte il CoWoS Il passaggio da CoWoS (Chip-on-Wafer-on-Substrate) al CoPoS (Chip-On-Panel-on-Substrate) non è un dettaglio tecnico da poco. La differenza più evidente sta nella forma. I wafer circolari tradizionali, con i loro 300mm di diametro, lasciano fuori parecchio spazio ai bordi. I pannelli quadrati o rettangolari del CoPoS, invece, possono arrivare fino a 750x620mm. TSMC avrà anche formati da 310x310 e 515x510mm, come già anticipato in passato. Tradotto in pratica, significa più chip e più moduli di memoria ricavati dalla stessa lavorazione. Non solo dimensioni più generose per i die di calcolo, ma anche volumi più alti e un tasso di utilizzo nettamente migliore. I costi per unità di area calano tra il 20 e il 30%. C'è poi il fattore materiale, perché il silicio viene rimpiazzato dal vetro, garantendo una produzione su larga scala più economica. La prima linea pilota per il CoPoS è già stata allestita, e gli esperti taiwanesi parlano di una tecnologia decisiva per i chip di fascia alta della prossima generazione. Il vantaggio in termini di efficienza è impressionante. Trasformando il cerchio in un quadrato, il tasso di utilizzo del materiale di un wafer circolare da 12 pollici passa da meno del 70% a oltre il 90%. Si risolve così quello spreco geometrico che faceva impennare i costi quando i chip per l'intelligenza artificiale superano certe dimensioni, un problema destinato a farsi sentire dopo il 2028. Le tempistiche e la corsa con Intel Sul fronte dei tempi, TSMC punta alla produzione di prova nel 2027, con la produzione di massa fissata per il 2028. Il CoPoS abbinato ai substrati in vetro arriverà invece dal 2030 in poi. Lo stabilimento di TSMC Arizona dovrebbe avere un ruolo importante nella produzione tra il 2029 e il 2030. Per i pacchetti ultra grandi, sopra la classe 9.5x rispetto alle dimensioni del reticolo, l'ingresso in produzione di massa è atteso nella seconda metà del 2028. Nel frattempo TSMC vuole sfruttare la tecnologia del vetro anche per il CoWoS, lavorando con Ibiden e Innolux su un design a tre strati, con il nucleo in vetro inserito tra due strati ABF. Una soluzione che porta costi più bassi e migliore utilizzo dei die. La concorrenza, però, non sta a guardare. Le tempistiche di TSMC ricalcano quelle già indicate da Intel e dai suoi partner. Amkor ha dichiarato che la tecnologia dei substrati in vetro di Intel sarà pronta per la commercializzazione entro tre anni, e sono già state mostrate soluzioni avanzate a livello di pannello con ottica co-impacchettata. Intel guarda al suo impianto di Rio Rancho come al gioiello della corona per questo tipo di produzione. Anche AMD entra nel quadro, dato che sarà un cliente chiave di TSMC per la tecnologia FOPLP (Fan-Out Panel-Level-Packaging) e per il nodo a 1.4nm destinato alla gamma Zen 7 pensata per il mercato consumer. L'adozione di FOPLP e CoPoS non si fermerà alle applicazioni client, ma avrà un peso crescente anche nei data center orientati al calcolo e all'intelligenza artificiale.

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CoPoS, TSMC accelera sui substrati in vetro: chip AI più economici del 30%